講師：

　　　東京大学

　　　　システムデザイン研究センター

　　　　基盤設計研究部門 / 先端設計研究部門

　　　　上席研究員

　　　　天野 英晴

　　　Hideharu Amano

　　　Senior Fellow, System Design Lab

　　　The University of Tokyo

Abstract: 

Quantum computers can be broadly categorized into two types: gate-based quantum computers, which are highly general-purpose, and analog quantum computers, such as annealers, which are designed for specific applications. The former has not yet become practically applicable to real-world problems, while the latter has not demonstrated clear superiority over pseudo-annealers using GPUs. From the perspective of computer science researchers, this article provides an overview of current efforts, including the use of noisy intermediate-scale quantum (NISQ) devices connected to supercomputers, and the development of fault-tolerant quantum computers incorporating hardware-based error correction mechanisms.

量子コンピュータは、大きく２つのタイプに分類される：汎用性の高いゲートベース量子コンピュータと、特定の応用向けに設計されたアナログ量子コンピュータ（例えばアニーリング装置）である。前者はまだ現実世界の問題への実用化には至っていないが後者はGPUを使用した疑似アニーリング装置に対して明確な優位性を示していない。コンピュータ科学の研究者の視点から、本講演では現在の研究動向を概観し、スーパーコンピュータに接続されたノイズのある中間規模量子（NISQ）デバイスや、ハードウェアベースのエラー訂正メカニズムを組み込んだ耐故障性量子コンピュータの開発など、最新の取り組みを紹介する。

ミクスドシグナル検証の現状と未来：

技術革新を支える標準化と日本における課題と展望

• ミクスドシグナル検証の重要性

デジタルとアナログが共存するミクスドシグナルシステムは、通信機器、IoTデバイス、自動車制御ユニット（ECU）、各種センサーデバイス(イメージセンサー、測距センサー、MEMSセンサー)、ディスプレイデバイス、電源回路といった従来分野から、生成AIを搭載したウェアラブルデバイスやエッジAI対応スマートホームシステムに至るまで、幅広い応用が進んでいます。このようなシステムの需要拡大に伴い、デジタル信号とアナログ信号の複雑な相互作用を正確に検証する「ミクスドシグナル検証」の重要性が急速に高まっています。

ミクスドシグナル検証の主な目的は、デジタルおよびアナログ回路が設計仕様通りに動作し、システム全体として信頼性と性能を保証することです。特に、医療機器や自動運転技術のように高精度が求められる分野では、この検証プロセスがシステムの成否を左右します。

しかし、現行の検証フローには課題が山積しています。例えば、現在のツールではデジタル領域とアナログ領域を完全に統合した解析が困難であり、シミュレーションに多大な時間がかかるケースが一般的です。また、ツール間の互換性不足や、検証の専門知識を持つエンジニアの不足が、さらなるボトルネックとなっています。これらの課題を克服するには、高性能な検証ツールの開発や並列処理技術の活用、ミクスドシグナル検証に特化した人材育成が必要です。特に、業界標準の確立は、効率的で信頼性の高い検証プロセスの構築に向けた鍵となります。

• 日本の開発現場の課題

日本の開発現場では、高品質な製品づくりの文化が根付いている一方で、ミクスドシグナル検証の標準化や最新技術の導入が進んでおりません。多くの企業が独自の手法や環境を採用しているため、プロジェクトごとに検証効率が大きく異なり、全体的な最適化が進んでいないのが現状です。

さらに、少子高齢化によるエンジニア不足が深刻化しており、特に若手技術者の育成が急務です。国内では、専門的なトレーニングプログラムの整備が十分に進んでおらず、この問題が業界の競争力低下を招いています。また、海外で普及している標準化された自動化検証環境の採用が進んでいないことも課題です。これは、国内市場向けのカスタマイズ重視の検証フローが足かせとなっているためです。

• 未来に向けた解決策

技術革新が進む中で、日本の開発現場は海外との標準化のギャップを埋める必要があります。この課題を克服するには、日本独自の強みを活かしつつ、海外の標準化技術を柔軟に取り入れるアプローチが求められます。

具体的には、国内外の開発者が協力し、知見を共有する場を設けることが重要です。日本の高品質な開発プロセスを海外と共有すると同時に、海外の先進的な技術やツールを導入することで、双方の強みを最大限に活用できます。また、標準化されたプロセスを基盤とすることで、開発サイクルを効率化し、業界全体の成長を促進できます。

ミクスドシグナル検証は次世代技術の基盤を支える重要な役割を担っています。業界全体での協力と標準化への取り組みを通じて、信頼性の高い未来のシステムを構築していくことが期待されます。

ランチセッションはランチオン・スポンサーによって行われるセッションです。2025年はSiemens EDA様がスポンサーになっていただきました。

▼  Questa One from Siemens EDA – Faster Engines, Faster Engineers, Fewer Workloads

Questa One スマート検証ソリューションは、AI を活用した検証への革新的な移行を実現し、従来の制限を打ち破り、比類のないスピード、効率、スケーラビリティをチームに提供するインテリジェントな自動化の先駆者です。

●Questa One Sim:
・一体性を基盤として構築された Questa One Simulation 製品スイートは、統合デバッグを備えた機能シミュレーションと故障シミュレーションを単一のデータベースを使用して単一のプラットフォームに統合し、コラボレーションと生産性を向上させます。
・Questa One Simは、機能シミュレータの進化形です。検証フローの様々な側面を統合し、高速エンジンを活用することでパフォーマンスと生産性を向上させます。これにより、エンジニアはより少ないワークロードで検証タスクをより迅速に完了できるようになります。

●Stimulus Free Verification:
AIとstatic/formal検証を相乗的に統合することで、エンジンとエンジニアの作業負荷を軽減しながら、開発スピードを向上させます。統合検証環境は、統合された結果と合理化されたデバッグおよびレビュープロセスを備えたマルチコンフィギュレーション実行により、生産性ギャップを埋めます。

●Avery Verification IP:
信頼性の加速: 幅広い業界標準インターフェースをサポートする再利用可能なプロトコルおよび方法論コンポーネントの幅広いポートフォリオにより、品質を向上させ、スケジュールリスクを軽減します。

テクニカル・プログラム・コミッティーによって査読され採択された論文の発表です。

Presentation of papers reviewed and accepted by the Technical Program Committee.

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▼  Multi-layer Verification of TDISP for Unbreachable Data Security

The TDISP protocol plays a crucial role in ensuring secure data transmission in high-performance computing systems as it is the upper layer of security and works a guardian layer for Integrity and Data Encryption (IDE). This paper presents a comprehensive verification methodology that employs a multi-layered approach inclusive of vPlan definition, functional coverage, and rigorous test implementation. The verification process includes validating the normal TDISP flow, SPDM authentication, IDE encryption, and the finite state machine (FSM) behavior across different states. The multilayered environment ensures robust validation of TDISP as a requester and completer, opcode transaction integrity, and obedience to TDISP TLP rules. The paper examines TDISP FSM state transitions, secure connection between TVM and TDI, Impacts on IDE states when TDISP malfunctions. Real-time issues encountered during TDISP Verification such as nonce mismatch issues, version inconsistencies, and interface errors. The paper also evaluates TDISP configuration and reset scenarios, ensuring FSM reaches a secure state post-reset. Our verification strategy significantly enhances the security and reliability of TDISP-based implementations.

Jasmine Makhija and Shu Wang

▼  Shift-Left Security: Formal Verification for Vulnerability-Free Hardware

This papers delves into the critical role of formal verification (FV) in uncovering hardware vulnerabilities through security-focused negative testing. Unlike traditional methods, FV's exhaustiveness explores all possible input spaces and states, effectively exposing design flaws to malicious inputs. We present a three-phase methodology, including CWE-driven property generation, that systematically identifies security weaknesses across 10 hardware vulnerability categories. This approach ensures comprehensive checks for Confidentiality, Integrity, and Availability (CIA), helping to prevent performance and functional breakdowns and protection of sensitive assets. Our efforts have already identified over 40 security issues within a short timeframe, demonstrating FV's superior ability to detect vulnerabilities early and enhance design resilience

Vedprakash Mishra

▼  Collaborate with Formal tools to exceed performance ~ One method to find compound deadlocks in SoC ~

Formal検証の市場は成長が期待される一方で、ツールの性能を最大限に引き出すことは容易ではありません。Formal検証ツールの性能を十分に発揮させるための手法や、従来のツールでは実現できなかった検証を可能にするアイディアを紹介します。特に、EDAツールの外で人間が行うべきRTL機能実装やSoC内デッドロック検証について詳述します。デッドロックの発生条件やリソースの授受をモデル化する方法も解説し、Formal技術を用いたSoC全体でのデッドロック検証手法を紹介します。

Yoshimasa Kubota

▼  The design flow for the Agile-Chip platform

The Agile-Chip platform implements CPUs, I/O, and gate arrays using only the lower metal layers, while utilizing the upper metal layers to interconnect gates and modules, thereby enabling the realization of user-desired circuits. The upper metal layers are fabricated quickly and at low cost using maskless lithography. Currently, a chip utilizing only the topmost metal layer is available, and its design flow is introduced here.

Hideharu Amano, Atsutake Kosuge, Hirofumi Sumi, Naonobu Shimamoto, Yukinori Ochiai, Yurie Inoue, Tohru Mogami, Yoshio Mita and Makoto Ikeda

▼  Silicon Bug Reproduction with PSS Tool Coherency Solution

Verifying rare corner-case scenarios in complex SoCs, particularly data inconsistencies during coherent-non-coherent agent handovers, poses a significant challenge. These issues typically surface in long emulation or silicon tests, creating critical bottlenecks during the time-constrained silicon validation phase. This paper presents a methodology employing the PSS-based Perspec™ tool to efficiently reproduce such elusive ""super corner"" bugs. By enabling the targeted generation of intricate stimulus scenarios, this approach drastically streamlines debugging and validation, providing a crucial advantage in meeting stringent silicon bring-up timelines and qualification milestones.

Nidhi Makwana, Ravi Mangal, Preethi Ashok Kumar, Gnaneshwara Tatsukar and Kiran Kumar Subrahmanya Palla

▼  Optimizing CPU-Based Configuration Path Verification Through Automated C Test Case Generation with UVM RAL

C tests for hardware register verification often lack the UVM RAL abstraction to handle complex register dependencies and undocumented behaviors which makes processor based config path verification inefficient and iterative. To address this, we present a novel methodology that leverages UVM RAL APIs to automatically generate C-compatible register tests. Furthermore, smart register selection prunes tests to critical registers from a large set of address space, reducing runtime by 60% and significantly enhancing verification efficiency and coverage on the config path. This methodology facilitates easy portability of waivers from IP UVM sequences to C tests in SoC, preventing false failures and improves regression turn around time.

Ravi Mangal, Alisha Parvez and Apurva Shah

▼  SystemVerilog Transactions, UVM and C - Correlation in a functional verification environment

Transaction level modeling and transaction level debug have been in use for years in SystemVerilog and Verilog simulation and verification, but not as available in VHDL, perhaps not used in GLS simulation and C testbenches, and taking new forms in system level modeling. This paper re-introduces and refreshes transaction recording and debug and suggests how each abstraction level can be used productively with worked examples runnable by the reader.

Rich Edelman

▼  No Reset, No Risk: Smart Handling of Reset Domain Crossings to Non-Resettable Flops

The importance of Reset Domain Crossing (RDC) verification in modern SoC designs cannot be overstated. Verification tools for RDCs are essential in identifying potential metastability issues and ensuring that signal transitions across reset domains are properly handled. In this paper, we propose an advanced methodology within static verification tools to intelligently filter out safe RDCs, significantly reducing false positives and improving the accuracy of RDC verification. By proactively analyzing reset assertion sequences—particularly in complex combinational reset logic—we ensure that RDCs to NRRs are thoroughly evaluated for metastability risks. This approach takes into account scenarios where metastability can be avoided, such as when a downstream NRR shares a reset domain with the source or when the reset signal to the NRR is long enough to prevent metastability. By eliminating irrelevant or safe RDC results, this methodology offers a clearer and more efficient picture of the reset behavior in the design.

Reetika Reetika and Sulabh Kumar Khare

▼  ローパワー設計における基本的な注意点

今日のローパワー設計においてEDAツールは必要不可欠なものであるが、その入力に使う情報や出力される結果において、どのような意味合いがあるのかが不明確なまま扱われるケースが散見される。本稿ではローパワー設計において扱うさまざまなデータから価値ある情報を紐解き、扱いの注意点等について解説する。

Junichi Chonan

▼  Worst-Case Analysis of ReRAM-Based PIM under Device Variations Using SystemVerilog

This work presents a modeling framework for analog ReRAM-based processing-in-memory (PIM) systems using SystemVerilog to evaluate worst-case accuracy due to device variations. In contrast to conventional, time-intensive Monte Carlo simulations, our approach analytically computes the minimum and maximum activation bounds for each layer to identify the single variation scenario that yields the worst-case accuracy. Applied to a multi-layer perceptron (MLP) on the MNIST dataset, the proposed approach demonstrates a worst-case accuracy of 96.7% under a ±0.1% variation of all ReRAM cells.

Seoyeong Jo and Jaeha Kim

▼  Mixed-Signal Assertions for SystemC AMS and Virtual Prototyping

This work introduces an assertion library tailored for mixed-signal virtual prototyping in SystemC AMS. While SystemVerilog Assertions (SVA) are widely utilized in RTL verification, they cannot be used natively within SystemC AMS. Our approach implements an assertion library entirely in pure C++, enabling assertions to be written directly in SystemC, simplifying runtime checks and verification. The library leverages templates and operator overloading to offer expressiveness comparable to SVA. It specifically targets high abstraction levels and integrates SystemC AMS Timed Data Flow (TDF) support. Examples demonstrating the library’s application, along with challenges encountered during SystemC AMS integration, are also discussed.

Thilo Voertler

▼  XSPI Flash Controller for SPI NAND with minimum software intervention

"Increasing Performance of the hardware in tackling complex scenarios requires evaluating the condition and act swiftly upon it. Emerging Automotive applications require high-density/high-performance Code Storage Flash. With this multiple boot images use cases can be enabled with or without OTA. SPI NAND is one of the flash device which provides high density with large page size. With the configurable automation in design to reduce the dependency on the application software for complex features like handling page boundary crossing for write and read transaction , multi level command sequence execution and obeying the different wait periods for different commands , accessing spare area of flash when ECC is not enabled brings a different type of verification challenge. Verification strategy should be robust enough to catch the issues like any invalid command sequence or not obeying the wait period between commands etc. XSPI Flash Controller has that kind of automation which enhance the performance of the system.

Vishal Gulati, Vivek Singh, Saket Kumar Jha and Nipun Kharbanda"

▼  Efficient Debug Solution for Complex Signal Patterns Of Device Inter-Connect, Demonstrated Using DDR5 Example

"With advancement in DRAM technologies, the device operating speeds continues to increase with every new generation. To cope up with increasing device operating speeds, the pre-defined signal patterns needed at device input or output ports to avoid transmission and link errors have also become more complex. Be it normal operation or training modes, these patterns are necessary for sanitizing data path. Most widely recognizable and used signal pattern applications for DRAMs are pre-amble and post-amble. These pre-data patterns on the data strobes helps to ensure that the Host controller and the DRAM can sample data packets correctly. Typically, device specifications define strict requirements for signal patterns: like length of pre-amble and post-amble needed for a particular range of operating speed. Also, there are pre-defined signal patterns called ""Inter-ambles"" for nearby writes and reads formed by partial or full truncation of pre-amble and/or post-amble pattern. This paper presents a compressive solution to check signal pattern compliance requirements involving a set of pattern function, memory smart log, and associated callback for coverage with an example from DDR5 SDRAM specification.

Krunal Kapadiya, Shyam Sharma and Rahil Jha

▼  Accelerate Verification, Streamline Challenges: A Comprehensive HBM Model Solution

High Bandwidth Memory (HBM) has emerged as a critical enabler for artificial intelligence (AI) workloads, offering the massive bandwidth and low power consumption necessary to meet the growing computational demands of deep learning and high-performance computing. HBM is a pivotal piece of technology for AI training as well as AI inference due to its high bandwidth and comparable low latency, which enables speedy data access and its processing, helping in handling the large datasets and performing complex calculations. With AI models continuously expanding in complexity, efficient verification methodologies for HBM devices are essential to ensure reliability and performance across various configurations.

Vatsal Patel, Ujash Poshiya, Ritesh Desai and Dharini Subashchandran

▼  Efficient Debug Strategies for PCIe Gen6 Verification Using Verification IP (VIP)"

PCI Express Gen6 (PCIe 6.0/6.1) introduces significant complexity with new features like FLIT mode, 64 GT/s PAM4 signaling, and enhanced protocols, making verification and debug extremely challenging. This paper presents an efficient debug methodology for complex PCIe Gen6 designs using Cadence's PCIe Gen6 Verification IP (VIP). We focus on two key aspects: leveraging the VIP’s built-in protocol checking capabilities and utilizing trace file logs to streamline debug and analysis. The proposed approach embeds Cadence VIP as a smart agent in the testbench to automatically flag specification violations across transaction, data link, and physical layers. When issues arise, user can utilize detailed trace files generated by the VIP to quickly pinpoint protocol errors and timing mismatches. We will demonstrate how this combination of proactive protocol checks, and trace-driven debugging accelerates root-cause analysis in a PCIe Gen6 environment. Our strategy enabled faster identification of issues such as FLIT format errors and credit exhaustion, reducing debug time by a significant margin. The results show improved verification efficiency, thorough coverage of PCIe 6.0 features, and insights that can be applied to other complex interface protocols. Overall, the methodology benefits teams facing advanced PCIe verification by ensuring robust, compliance-checked designs with a streamlined debug cycle.

Satish Kumar Padhi

▼  Accelerated verification using unified VIP framework

VIPs are the backbone of Verification. VIPs can be developed in-house or licensed from a vendor. There can be situations like missing feature implementation etc. when the VIPs need to be migrated from in-house to a vendor VIP or vice-versa. VIP migration is not easy as the entire Testbench needs to be modified and is effort intensive. There is a need for a unified VIP framework that can ease migration if needed. The framework development has its own issues as each VIP is implemented in a different way. This paper talks about the challenges faced in framework development and the solutions to overcome it.

Rupinjeet Singh and Gagandeep Prasher

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▼ DVCon US 2025から学ぶPSSの最新情報と事例紹介

PSS - Portable Test and Stimulus Standard はAccellera標準です。PSSワーキンググループは2014年12月にAccelleraのボードメンバーによって承認され発足しました。それ以来、ワーキンググループでは積極的な活動を継続しており、2024年8月にはV3.0が正式リリースされています。このチュートリアルではDVCon US 2025で紹介されたさまざまな情報をもとに、PSSの基本から最新のV3.0の内容についてご紹介します。さらにAIチップに対してPSSを駆使して生成したスティミュラスを用いて性能解析と評価を行った事例などについてご紹介します。

講演：
DVCon Japan 実行委員, 細川博司

▼ Accelerating Design & Verification with Agentic AI

This session introduces a new generation of agentic AI tools transforming the semiconductor development lifecycle. Attendees will explore how agentic AI—intelligent, task-oriented software agents—can streamline and accelerate complex design and verification workflows. We will delve into recent advancements in agentic AI hardware modeling, constraint-solving, and intelligent testbench generation. Through practical demonstrations and real-world case studies, participants will learn how AI agents reduce verification bottlenecks, catch critical bugs earlier, and enhance design quality. The session will provide actionable strategies to integrate AI agents into existing flows—enabling faster time to tapeout, improved productivity, and lower development cost.
Speaker : William Wang, CEO and Founder of ChipAgents

このセッションでは、半導体開発ライフサイクルを変革する新たな世代のエージェント型AIツールを紹介します。参加者は、エージェント型AI（知能を持ち、タスク指向のソフトウェアエージェント）が、複雑な設計と検証ワークフローを効率化し加速する方法を学びます。エージェント型AIのハードウェアモデリング、制約解決、およびインテリジェントなテストベンチ生成における最近の進展について深く掘り下げます。実践的なデモと実際のケーススタディを通じて、参加者はAIエージェントが検証のボトルネックを軽減し、重要なバグを早期に検出する方法を学び、設計品質を向上させる手法を習得します。本セッションでは、既存のフローにAIエージェントを統合するための実践的な戦略を提供し、テープアウトまでの時間を短縮し、生産性を向上させ、開発コストを削減する方法を示します。
講演：William Wang, CEO and Founder of ChipAgents

▼ CDC-RDC Inter-operable Collateral Standardization

CDC-RDC analysis has evolved as an inevitable stage in RTL quality signoff in the last two decades. Over this period, the designs have grown exponentially to SOC's having 4 trillion+ transistors and chiplets having 7+ SOC's. Today CDC verification has become a multifaceted effort across the chips designed for clients, servers, mobile, automotives, memory, Al/ML, FPGA etc ... with focus on cleaning up of thousands of clocks and constraints, integrating the SVAs for constraints in validation environment to check for correctness, looking for power domain and DFT logic induced crossings, finally signing off with netlist CDC to unearth any glitches and corrupted synchronizers during synthesis.
As the design sizes increased in every generation, the EDA tools could not handle running flat and the only way of handling design complexity was through hierarchical CDC-RDC analysis consuming abstracts. Also, hierarchical analysis helps to enable the analysis in parallel with teams across the globe. Even with all these significant progress in capabilities of EDA tools the major bottleneck in CDC-RDC analysis of complex SOC's and Chiplets is consuming abstracts generated by different vendor tools. Different vendor tool abstracts are seen because of multiple IP vendors, even in house teams might deliver abstracts generated with different vendors tools.
The Accellera CDC Working-Group aims to define a standard CDC-RDC IP-XACT model to be portable and reusable regardless of the involved verification tool. As moving from monolithic designs to IP/SOC with IPs sourced from a small/select providers to sourcing IPs globally (to create differentiated products), the quality must be maintained as driving faster time-to-market. In areas where the standards (SystemVerilog, OVM/UVM, LP/UPF) are present, the integration is able to meet the above (quality, speed). However, in areas where standards (in this case, CDC-RDC) are not available, most options trade-off either quality, or time-to-market, or both :-(
Creating a standard for inter-operable collateral addresses this gap. This tutorial aims to remind the definitions of CDC-RDC Basic Concepts and constraints, as well as the description of the reference verification flow, and addressing the goals, scope & deliverables of the Accellera CDC Working Group in order to elaborate a specification of the standard abstract model.

CDC-RDC解析は、過去20年間でRTL品質検証の不可欠な段階として進化してきた。この間、設計規模は指数関数的に拡大し、4兆個を超えるトランジスタを有するSoC、7個以上のSoCを統合したチップレットなどが登場している。現在CDC検証は、クライアント向けチップ、サーバー、モバイル、自動車、メモリ、AI/ML、FPGAなど多様な分野の設計において、多面的な取組みとなっている。具体的には、数千のクロック/制約の管理、検証環境での制約整合性を確認するためのSVAの統合、パワードメインとDFTロジックによるクロストークの検出、最終的にネットリストCDCによるサインオフを通じて、合成段階で発生するグリッチや異常な同期回路の検出が求められている。
設計規模が世代ごとに増加する中、EDAツールは完全フラットでは実行できない。設計複雑性に対応する唯一の方法は、抽象化に基づく階層的CDC-RDC解析である。また階層型のアプローチは、世界中のチーム間における並列解析を可能にする。しかしEDAツールの機能向上にもかかわらず、複雑なSoCやチップレットのCDC-RDC解析における重大なボトルネックは、異なるベンダーツールで生成された抽象化の使用である。異なるベンダーのツールによる抽象化が存在する理由は、複数のIPベンダーが存在するためである。
Accellera CDCワーキンググループは、関与する検証ツールに依存せず、可搬性と再利用性に優れた標準的なCDC-RDC IP-XACTモデルを定義することを目的としている。 モノリシック設計からIP/SOCへの移行（IPを小規模/選択的なプロバイダーから調達する段階から、グローバルにIPを調達する段階へ）において、差別化された製品を迅速に市場投入するためには、品質の維持が欠かせない。 SystemVerilog、UVM、UPFなどの標準規格が存在する領域では、統合は上記の要件（品質、速度）を満たすことができる。しかしCDC-RDCに関する標準規格が存在しない領域では、選択可能なオプションは限られており、つまり品質と市場投入までの時間、またはその両方をトレードオフする必要に迫られる。このチュートリアルでは、CDC-RDCの基本概念と制約の定義、リファレンスとなる検証フロー、およびAccellera CDCワーキンググループの目標、スコープ、成果物を解説し、標準抽象モデルの仕様を策定するための基盤について知る機会となる。

▼ 'Will it Blend?' - Verifying the Hardware / Software Interface of complex SoCs

Verification of modern System on Chip (SoC) designs involve many components. Hardware Description Languages (VHDL, System Verilog), Unified Power Format (UPF),Software Languages (C#/C++), Interconnect standards (IP-XACT, AMBA) and purpose built layers such as the Universal Verification Methodology (UVM) and SystemVerilog Assertions (SVA). This tutorial explores using SoC Integration technologies to "blend" these components together by proposing a more efficient methodology to increase productivity and help ensure first time SoC project success. The example tutorial design combines RISC-V processor elements, IP and AMBA peripherals and walks participants through the SoC Integration and Automation environment, to "blend" together the various standards (SystemRDL, SystemVerilog, UPF and IP-XACT) into a completed SoC system.

現代のシステムオンチップ（SoC）設計の検証には、多くのコンポーネントが関与します。ハードウェア記述言語（VHDL、System Verilog）、Unified Power Format（UPF）、ソフトウェア言語（C#/C++）、インターコネクト規格（IP-XACT、AMBA）、およびUniversal Verification Methodology（UVM）やSystemVerilog Assertions（SVA）などのレイヤーが含まれます。 このチュートリアルでは、SoC統合技術を活用してこれらのコンポーネントを「統合」するより効率的な手法を提案し、生産性を向上させ、最初のSoCプロジェクトの成功を確実にする方法を解説します。 チュートリアル設計例では、RISC-Vプロセッサ、IP、およびAMBA周辺機器を組み合わせ、SoC統合と自動化環境を通じて、SystemRDL、SystemVerilog、UPF、およびIP-XACTなどのさまざまな標準を統合し、完成したSoCシステムに統合するプロセスを解説します。

▼ Highest Performance EP (Emulation and Prototyping)
　　〜Best ROI(Return on Investment) with EP-Ready Hardware〜

近年、大規模デザイン検証では、エミュレーションまたは、プロトタイピングを活用し、早期ハードウェア・ソフトウェア開発を行うのが主流です。しかし、これら２種類のハードウェアプラットホームを一括で導入するには膨大なコストがかかります。今回は、このような問題を解決するためのソリューションとして、エミュレーション/プロトタイピング検証の両方を兼ね備えた画期的なハードウェアプラットフォームを活用しての検証フローと効果的なROIを得るための手法をご紹介します。
講演：⽇本シノプシス合同会社　カスタマー・サクセス・グループ
　古俣 孝

▼ Agentic AIの力で進化する半導体設計

CadenceはDVCon Japan 2025で、EDAの進化とAgentic AIによる自律設計の未来を紹介します。JedAIプラットフォームとVerisium™、Cerebrus®などのAI搭載ツールは、自然言語入力から複雑な設計フローまでを自動化し、デジタル、カスタム、システム設計を包括的に支援することで設計・検証の生産性を最大10倍に向上できると考えています。さらに、MCPやACPといった新しいプロトコルにより、複数のAIエージェントが連携し、真の自律設計が実現される未来が描かれます。
講演：
日本ケイデンス・デザイン・システムズ社
フィールドエンジニアリング&サービス本部  システム&ベリフィケーション
シニアプリンシパルカスタマーエンゲイジメントエンジニア 
加藤木 聡
シニアプリンシパルカスタマーエンゲイジメントエンジニア
James David

▼ 電力最適化のつもりが逆効果？設計現場で起きた色々「あるある」

私がこの10年間で関わってきた多くのお客様のうち、8割以上の方が「消費電力は重要です」とおっしゃいました。しかし、実際の設計現場を見てみると、その意識が十分に反映されているとは言い難いのが現実でした。多くの設計者は、機能のRTL実装や検証に追われ、消費電力の低減は「時間が余ったらやること」として後回しにしがちです。そして、時間は余るどころか常に不足しており、結果として消費電力はほとんど手つかずのまま終わってしまうケースも少なくありませんでした。その結果、基本的な知識や経験さえも十分に身につかず、消費電力の低減がますます難しくなるという悪循環に陥っているのではないでしょうか。
本チュートリアルでは、そのようなお客様サポートの事例をもとに、RTLレベルでの消費電力最適化や電力値推定に関する「あるある」な課題や落とし穴を紹介しながら、設計現場で役立つ実践的な知見を皆様と共有いたします。

講師：
シーメンスEDAジャパン株式会社
テクニカルソリューションセールス CSD部門 / シニア・マネージャー
山本 修作

DVCon Taiwan のジェネラルマネージャーを務めるTaiwan Electronic System Design Automation社のCEO、Robert Chen氏に、台湾と日本の上流設計や機能検証における協業に向けた未来像についてご講演いただきます。

▼  Forging a Strategic Alliance: Taiwan-Japan Collaboration in IC Design and Verification

Taiwan and Japan, bound by shared democratic values and bolstered by decades of friendly and vibrant cultural exchanges, already enjoy profound and comprehensive collaboration in semiconductor manufacturing. Extending this cooperation further upstream into the realms of IC design and verification represents the logical next step for both nations. Taiwan boasts extensive expertise and agility in IC design, driven by a highly innovative ecosystem that continuously produces cutting-edge products. Japan, renowned globally for its meticulous engineering, world-class research, and profound experience in design methodology, complements Taiwan's strengths perfectly.
Collaboration in EDA tool development, IP exchange, design methodologies, and verification approaches between Taiwan and Japan holds immense potential. Such strategic partnerships can mitigate escalating development costs, reduce risks associated with increasing IC complexity, and shorten product design cycles significantly. By leveraging complementary strengths, our two nations can establish a resilient and innovative joint ecosystem, capable of addressing not only current but future challenges in semiconductor design.
The Design and Verification Conferences—DVCon Taiwan and DVCon Japan—each represent a gathering of distinguished experts in IC design and verification from their respective countries. Through the synergy of these two platforms, we can facilitate deeper dialogues, encourage strategic joint initiatives, and foster an environment ripe for groundbreaking innovation. By building upon our existing semiconductor manufacturing partnerships, Taiwan and Japan can co-create novel solutions, driving sustained technological leadership and mutual economic prosperity. This presentation aims to outline the strategic imperative and mutual benefits. Through joint endeavors, our combined expertise will chart a future characterized by innovation, growth, and shared success.
台湾と日本は、共通の民主主義の価値観で結ばれ、何十年にもわたる友好的で活発な文化交流に支えられ、半導体製造においてすでに深く包括的な協力関係を築いています。この協力をさらに上流の IC 設計および検証の分野にまで拡大することは、両国にとって当然な次のステップです。台湾は、最先端の製品を絶えず生み出す、非常に革新的なエコシステムに支えられ、IC 設計において幅広い専門知識と機敏性を誇っています。日本は、その綿密なエンジニアリング、世界トップクラスの研究、設計手法における豊富な経験で世界的に高く評価されており、台湾の強みを完璧に補完しています。
台湾と日本の EDA ツール開発、IP 交換、設計手法、検証アプローチにおける協力には、大きな可能性があります。このような戦略的パートナーシップにより、開発コストの増大を抑制し、IC の複雑化に伴うリスクを軽減し、製品設計サイクルを大幅に短縮することができます。両国の強みを相互に活用することで、半導体設計における現在および将来の課題に対応できる、回復力があり革新的な共同エコシステムを構築することができます。
設計および検証に関する会議である DVCon Taiwan および DVCon Japan は、それぞれ自国の IC 設計および検証分野における著名な専門家が一堂に会するイベントです。これらの2つのプラットフォームのシナジーを通じて、より深い議論を促進し、戦略的な共同イニシアチブを奨励し、画期的なイノベーションが生まれる環境を育むことができます。既存の半導体製造パートナーシップを基盤に、台湾と日本は新たなソリューションを共同で創造し、持続可能な技術的リーダーシップと相互の経済的繁栄を推進できます。このプレゼンテーションは、戦略的な必要性と相互の利益を明確にすることを目的としています。共同の取組みを通じて、私たちの専門知識を組み合わせることで、イノベーション、成長、そして共有される成功に特徴づけられる未来を築いていきます。

Robert Chen
Chief Executive Officer
TESDA (Taiwan Electronic System Design Automation)