講師：

　　　東京大学

　　　　システムデザイン研究センター

　　　　基盤設計研究部門 / 先端設計研究部門

　　　　上席研究員

　　　　天野 英晴

　　　Hideharu Amano

　　　Senior Fellow, System Design Lab

　　　The University of Tokyo

Abstract: 

Quantum computers can be broadly categorized into two types: gate-based quantum computers, which are highly general-purpose, and analog quantum computers, such as annealers, which are designed for specific applications. The former has not yet become practically applicable to real-world problems, while the latter has not demonstrated clear superiority over pseudo-annealers using GPUs. From the perspective of computer science researchers, this article provides an overview of current efforts, including the use of noisy intermediate-scale quantum (NISQ) devices connected to supercomputers, and the development of fault-tolerant quantum computers incorporating hardware-based error correction mechanisms.

量子コンピュータは、大きく２つのタイプに分類される：汎用性の高いゲートベース量子コンピュータと、特定の応用向けに設計されたアナログ量子コンピュータ（例えばアニーリング装置）である。前者はまだ現実世界の問題への実用化には至っていないが後者はGPUを使用した疑似アニーリング装置に対して明確な優位性を示していない。コンピュータ科学の研究者の視点から、本講演では現在の研究動向を概観し、スーパーコンピュータに接続されたノイズのある中間規模量子（NISQ）デバイスや、ハードウェアベースのエラー訂正メカニズムを組み込んだ耐故障性量子コンピュータの開発など、最新の取り組みを紹介する。

ミクスドシグナル検証の現状と未来：

技術革新を支える標準化と日本における課題と展望

• ミクスドシグナル検証の重要性

デジタルとアナログが共存するミクスドシグナルシステムは、通信機器、IoTデバイス、自動車制御ユニット（ECU）、各種センサーデバイス(イメージセンサー、測距センサー、MEMSセンサー)、ディスプレイデバイス、電源回路といった従来分野から、生成AIを搭載したウェアラブルデバイスやエッジAI対応スマートホームシステムに至るまで、幅広い応用が進んでいます。このようなシステムの需要拡大に伴い、デジタル信号とアナログ信号の複雑な相互作用を正確に検証する「ミクスドシグナル検証」の重要性が急速に高まっています。

ミクスドシグナル検証の主な目的は、デジタルおよびアナログ回路が設計仕様通りに動作し、システム全体として信頼性と性能を保証することです。特に、医療機器や自動運転技術のように高精度が求められる分野では、この検証プロセスがシステムの成否を左右します。

しかし、現行の検証フローには課題が山積しています。例えば、現在のツールではデジタル領域とアナログ領域を完全に統合した解析が困難であり、シミュレーションに多大な時間がかかるケースが一般的です。また、ツール間の互換性不足や、検証の専門知識を持つエンジニアの不足が、さらなるボトルネックとなっています。これらの課題を克服するには、高性能な検証ツールの開発や並列処理技術の活用、ミクスドシグナル検証に特化した人材育成が必要です。特に、業界標準の確立は、効率的で信頼性の高い検証プロセスの構築に向けた鍵となります。

• 日本の開発現場の課題

日本の開発現場では、高品質な製品づくりの文化が根付いている一方で、ミクスドシグナル検証の標準化や最新技術の導入が進んでおりません。多くの企業が独自の手法や環境を採用しているため、プロジェクトごとに検証効率が大きく異なり、全体的な最適化が進んでいないのが現状です。

さらに、少子高齢化によるエンジニア不足が深刻化しており、特に若手技術者の育成が急務です。国内では、専門的なトレーニングプログラムの整備が十分に進んでおらず、この問題が業界の競争力低下を招いています。また、海外で普及している標準化された自動化検証環境の採用が進んでいないことも課題です。これは、国内市場向けのカスタマイズ重視の検証フローが足かせとなっているためです。

• 未来に向けた解決策

技術革新が進む中で、日本の開発現場は海外との標準化のギャップを埋める必要があります。この課題を克服するには、日本独自の強みを活かしつつ、海外の標準化技術を柔軟に取り入れるアプローチが求められます。

具体的には、国内外の開発者が協力し、知見を共有する場を設けることが重要です。日本の高品質な開発プロセスを海外と共有すると同時に、海外の先進的な技術やツールを導入することで、双方の強みを最大限に活用できます。また、標準化されたプロセスを基盤とすることで、開発サイクルを効率化し、業界全体の成長を促進できます。

ミクスドシグナル検証は次世代技術の基盤を支える重要な役割を担っています。業界全体での協力と標準化への取り組みを通じて、信頼性の高い未来のシステムを構築していくことが期待されます。

テクニカル・プログラム・コミッティーによって査読され採択された論文の発表です。

Presentation of papers reviewed and accepted by the Technical Program Committee.

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▼ Accelerating Design & Verification with Agentic AI

This session introduces a new generation of agentic AI tools transforming the semiconductor development lifecycle. Attendees will explore how agentic AI—intelligent, task-oriented software agents—can streamline and accelerate complex design and verification workflows. We will delve into recent advancements in agentic AI hardware modeling, constraint-solving, and intelligent testbench generation. Through practical demonstrations and real-world case studies, participants will learn how AI agents reduce verification bottlenecks, catch critical bugs earlier, and enhance design quality. The session will provide actionable strategies to integrate AI agents into existing flows—enabling faster time to tapeout, improved productivity, and lower development cost.
Speaker : William Wang, CEO and Founder of ChipAgents

このセッションでは、半導体開発ライフサイクルを変革する新たな世代のエージェント型AIツールを紹介します。参加者は、エージェント型AI（知能を持ち、タスク指向のソフトウェアエージェント）が、複雑な設計と検証ワークフローを効率化し加速する方法を学びます。エージェント型AIのハードウェアモデリング、制約解決、およびインテリジェントなテストベンチ生成における最近の進展について深く掘り下げます。実践的なデモと実際のケーススタディを通じて、参加者はAIエージェントが検証のボトルネックを軽減し、重要なバグを早期に検出する方法を学び、設計品質を向上させる手法を習得します。本セッションでは、既存のフローにAIエージェントを統合するための実践的な戦略を提供し、テープアウトまでの時間を短縮し、生産性を向上させ、開発コストを削減する方法を示します。
講演：William Wang, CEO and Founder of ChipAgents

▼ CDC-RDC Inter-operable Collateral Standardization

CDC-RDC analysis has evolved as an inevitable stage in RTL quality signoff in the last two decades. Over this period, the designs have grown exponentially to SOC's having 4 trillion+ transistors and chiplets having 7+ SOC's. Today CDC verification has become a multifaceted effort across the chips designed for clients, servers, mobile, automotives, memory, Al/ML, FPGA etc ... with focus on cleaning up of thousands of clocks and constraints, integrating the SVAs for constraints in validation environment to check for correctness, looking for power domain and DFT logic induced crossings, finally signing off with netlist CDC to unearth any glitches and corrupted synchronizers during synthesis.
As the design sizes increased in every generation, the EDA tools could not handle running flat and the only way of handling design complexity was through hierarchical CDC-RDC analysis consuming abstracts. Also, hierarchical analysis helps to enable the analysis in parallel with teams across the globe. Even with all these significant progress in capabilities of EDA tools the major bottleneck in CDC-RDC analysis of complex SOC's and Chiplets is consuming abstracts generated by different vendor tools. Different vendor tool abstracts are seen because of multiple IP vendors, even in house teams might deliver abstracts generated with different vendors tools.
The Accellera CDC Working-Group aims to define a standard CDC-RDC IP-XACT model to be portable and reusable regardless of the involved verification tool. As moving from monolithic designs to IP/SOC with IPs sourced from a small/select providers to sourcing IPs globally (to create differentiated products), the quality must be maintained as driving faster time-to-market. In areas where the standards (SystemVerilog, OVM/UVM, LP/UPF) are present, the integration is able to meet the above (quality, speed). However, in areas where standards (in this case, CDC-RDC) are not available, most options trade-off either quality, or time-to-market, or both :-(
Creating a standard for inter-operable collateral addresses this gap. This tutorial aims to remind the definitions of CDC-RDC Basic Concepts and constraints, as well as the description of the reference verification flow, and addressing the goals, scope & deliverables of the Accellera CDC Working Group in order to elaborate a specification of the standard abstract model.

CDC-RDC解析は、過去20年間でRTL品質検証の不可欠な段階として進化してきた。この間、設計規模は指数関数的に拡大し、4兆個を超えるトランジスタを有するSoC、7個以上のSoCを統合したチップレットなどが登場している。現在CDC検証は、クライアント向けチップ、サーバー、モバイル、自動車、メモリ、AI/ML、FPGAなど多様な分野の設計において、多面的な取組みとなっている。具体的には、数千のクロック/制約の管理、検証環境での制約整合性を確認するためのSVAの統合、パワードメインとDFTロジックによるクロストークの検出、最終的にネットリストCDCによるサインオフを通じて、合成段階で発生するグリッチや異常な同期回路の検出が求められている。
設計規模が世代ごとに増加する中、EDAツールは完全フラットでは実行できない。設計複雑性に対応する唯一の方法は、抽象化に基づく階層的CDC-RDC解析である。また階層型のアプローチは、世界中のチーム間における並列解析を可能にする。しかしEDAツールの機能向上にもかかわらず、複雑なSoCやチップレットのCDC-RDC解析における重大なボトルネックは、異なるベンダーツールで生成された抽象化の使用である。異なるベンダーのツールによる抽象化が存在する理由は、複数のIPベンダーが存在するためである。
Accellera CDCワーキンググループは、関与する検証ツールに依存せず、可搬性と再利用性に優れた標準的なCDC-RDC IP-XACTモデルを定義することを目的としている。 モノリシック設計からIP/SOCへの移行（IPを小規模/選択的なプロバイダーから調達する段階から、グローバルにIPを調達する段階へ）において、差別化された製品を迅速に市場投入するためには、品質の維持が欠かせない。 SystemVerilog、UVM、UPFなどの標準規格が存在する領域では、統合は上記の要件（品質、速度）を満たすことができる。しかしCDC-RDCに関する標準規格が存在しない領域では、選択可能なオプションは限られており、つまり品質と市場投入までの時間、またはその両方をトレードオフする必要に迫られる。このチュートリアルでは、CDC-RDCの基本概念と制約の定義、リファレンスとなる検証フロー、およびAccellera CDCワーキンググループの目標、スコープ、成果物を解説し、標準抽象モデルの仕様を策定するための基盤について知る機会となる。

▼ 'Will it Blend?' - Verifying the Hardware / Software Interface of complex SoCs

Verification of modern System on Chip (SoC) designs involve many components. Hardware Description Languages (VHDL, System Verilog), Unified Power Format (UPF),Software Languages (C#/C++), Interconnect standards (IP-XACT, AMBA) and purpose built layers such as the Universal Verification Methodology (UVM) and SystemVerilog Assertions (SVA). This tutorial explores using SoC Integration technologies to "blend" these components together by proposing a more efficient methodology to increase productivity and help ensure first time SoC project success. The example tutorial design combines RISC-V processor elements, IP and AMBA peripherals and walks participants through the SoC Integration and Automation environment, to "blend" together the various standards (SystemRDL, SystemVerilog, UPF and IP-XACT) into a completed SoC system.

現代のシステムオンチップ（SoC）設計の検証には、多くのコンポーネントが関与します。ハードウェア記述言語（VHDL、System Verilog）、Unified Power Format（UPF）、ソフトウェア言語（C#/C++）、インターコネクト規格（IP-XACT、AMBA）、およびUniversal Verification Methodology（UVM）やSystemVerilog Assertions（SVA）などのレイヤーが含まれます。 このチュートリアルでは、SoC統合技術を活用してこれらのコンポーネントを「統合」するより効率的な手法を提案し、生産性を向上させ、最初のSoCプロジェクトの成功を確実にする方法を解説します。 チュートリアル設計例では、RISC-Vプロセッサ、IP、およびAMBA周辺機器を組み合わせ、SoC統合と自動化環境を通じて、SystemRDL、SystemVerilog、UPF、およびIP-XACTなどのさまざまな標準を統合し、完成したSoCシステムに統合するプロセスを解説します。

▼ Highest Performance EP (Emulation and Prototyping)
　　〜Best ROI(Return on Investment) with EP-Ready Hardware〜

近年、大規模デザイン検証では、エミュレーションまたは、プロトタイピングを活用し、早期ハードウェア・ソフトウェア開発を行うのが主流です。しかし、これら２種類のハードウェアプラットホームを一括で導入するには膨大なコストがかかります。今回は、このような問題を解決するためのソリューションとして、エミュレーション/プロトタイピング検証の両方を兼ね備えた画期的なハードウェアプラットフォームを活用しての検証フローと効果的なROIを得るための手法をご紹介します。
講演：⽇本シノプシス合同会社　カスタマー・サクセス・グループ
　古俣 孝